製造ばらつき・動作環境変動に打ち勝つVLSIタイミング設計技術を開発～【産技助成Vol.6１】

独立行政法人新エネルギー・産業技術総合開発機構
大阪大学情報科学研究科


先端的半導体VLSI(注1)の各種遅延変動要因を解明。
静的な製造ばらつきと動的な環境変化による遅延変動を考慮したタイミング検証技術を開発。
90nmプロセスで、誘導性クロストークノイズによる遅延変動が、
現実の設計課題となっていることを世界で初めてシリコンの測定結果で明らかにした。

【新規発表事項】　
独立行政法人新エネルギー・産業技術総合開発機構（ＮＥＤＯ技術開発機構）の産業技術研究助成事業（予算規模：約50億円）の一環として、大阪大学情報科学研究科の准教授、橋本 昌宜氏は先端的半導体であるVLSIの製造段階における製造バラツキ・動作環境変動に打ち勝つVLSIタイミング設計技術の開発をしました。
この技術は、遅延変動要因となる「製造ばらつき」「電源ノイズ」「クロストークノイズ(注2)」のそれぞれを実測してそれら物理現象を解明しそれに基づく解析モデル確立と、製造ばらつきと環境変動を統一的に取り扱うタイミング解析手法を構築して、タイミング設計技術(注3)を開発したものです。
その結果、製造ばらつき・環境変動を製造前に考慮してタイミング設計をすることで、製造後の実動作時のチップ性能を正確に予測できることと、本技術での解析結果によって、将来さらに深刻になると予想される遅延変動(注4)を抑制することにより、微細化によるVLSIの性能をさらに向上できるものと期待されています。

(注1)Very Large Scale Integrationの略。素子の集積度が10万～1000万個ある集積回路で、先端的な半導体技術や製品のことを言う。
(注2)クロストークノイズ：配線間の容量や相互インダクタンスを通じて隣接配線に伝搬するノイズのこと。
(注3)タイミング設計技術: VLSIに与えられた動作速度などのタイミング仕様を満たすように設計を行うための技術。
(注4)遅延変動：信号の伝搬に必要な遅延時間が典型値から変動すること。


１．研究成果概要
実動作VLSI内の物理現象解明のため、電源電圧変動の空間的分布観測に適した電源ノイズ波形測定回路を考案し、このテスト回路を90nmプロセスで試作し、8Gsample/s、15mV電圧分解能が達成できることを確認しました。提案回路をVLSI電源設計の品質評価に用いる応用の一環として、本測定回路を用いてデカップリング容量設計(注5)品質を実デバイスで評価しました。
加えて、製造前に製造ばらつきも含めた実動作環境でのVLSIタイミング特性を予測するため、製造ばらつき（静的）、電源変動（動的）を統一的に考慮するタイミング解析手法を確立しました。この目的のため、電源変動の統計的なモデル化技術、ならびに広範囲な製造・環境ばらつきに対応したゲート遅延モデルを開発しました。開発したゲート遅延モデルは電流変動が遅延に与える影響を出力負荷の変化で表現しています。低コストDC解析によって構築される電流モデルを用いることで、製造ばらつきや環境変動がない場合の遅延計算式やテーブルをそのまま用いて大きなばらつきに対応させています。
遅延変動をVLSI製造後に抑制するため、効率的な基板バイアス印加レイアウト方式を検討しました。セル外部でのバイアスを印加する方式の基板電位の制御性を90nmプロセス試作チップで確認しました。測定結果と設計実験より1%未満の面積オーバーヘッドで基板バイアス印加が可能であることを明らかにしました。

(注5)電源電圧を安定化させるために電源とグラウンド間に挿入される容量のこと。


２．競合技術への強み
1）ばらつき要因の実測とモデル化
誘導性のクロストークノイズによる遅延変動を観測する回路を90nmプロセスで設計・試作・測定し、誘導性のクロストークノイズによる遅延変動が、現実の設計課題であることを世界で初めてシリコンの測定結果で明らかにしました。
2）遅延変動を考慮したタイミング解析
製造ばらつき、電源変動を総合的に扱うタイミング解析手法を確立するために、電源ノイズの統計的なモデル化手法ならびに広範囲な製造・環境ばらつきのゲート遅延モデルを開発しました。これにより製造したVLSIチップの実動作環境でのタイミング歩留まりを製造前に予測することが可能となります。
3）遅延変動を抑制する設計プラットホーム
動的な遅延変動の検出方式としてタイミングエラー予告FF(注6)に着目し、その設計技術を検討しました。エラー予告FFの挿入位置、遅延素子値、モニタ時間を設計パラメータとし、電力とタイミングエラー確率の関係を解析するフレームワークを構築しました。これにより経験や勘では見いだすことができない品質の制御が可能となります。

(注6)タイミングエラー予告FFとはメインのFF(フリップフロップ回路)に並列に追加され、メインFFのタイミング余裕が小さくなると警告信号を発するFF。


３．今後の展望
これまでの研究成果をさらに深化させるとともに、チップごとに適切な性能補償を実現する設計方式が構築できるよう、性能の自律的な診断、性能制御に注力して研究を進めていきます。
また、現在、2社と行っている共同研究を通じて、日本の大手半導体会社への技術移転や実設計への適用、EDAベンダへCADアルゴリズムへの実装の働きかけを行い、これまでの研究成果が広く産業界で活用されるよう努力していきます。


４．参考
成果プレスダイジェスト：大阪大学准教授　橋本　昌宜氏