ネットワーク･アプリケーション向けに次世代32nm SoC設計プラットフォームを発表
ネットワーク・アプリケーション用ICの鍵となる
業界初の32nm バルク・シリコンSerDes（シリアライザ/デシリアライザ）IPを実証
業界初の32nm バルク・シリコンSerDes（シリアライザ/デシリアライザ）IPを実証
高性能SoC（システム・オン・チップ）の世界的サプライヤであるSTマイクロ
エレクトロニクス（NYSE：STM、以下ST）は、ネットワーク・アプリケーション用
の最先端ASIC（特定用途向けIC）の設計・開発に向けた32nm テクノロジー・
プラットフォームが完全に利用可能になったことを発表しました。STの32LPH
（Low-Power High-performance）プロセス技術を導入した新しい32 nm SoC設計
プラットフォームの中核となるのは、32 nmバルク・シリコンで使用可能な
業界初のSerDes（シリアライザ/デシリアライザ）IPです。
200 mm(2)を超える非常に大規模なASIC設計にも対応する32LPHプロセス技術を
採用した新しい32 nm ASIC設計プラットフォームは、高性能、高集積、低消費電力
および機能ブロック当たりのシリコン面積の縮小を今までにない組み合わせで実現
します。このプラットフォームは、エンタープライズ用スイッチ、ルータ、サーバ、
光クロス・コネクトおよび無線インフラなどの高性能アプリケーションで
使用される次世代ネットワークASICの開発を迅速化するために設計されています。
STのグループ・バイス・プレジデント 兼 ネットワーク・ストレージ事業部
ジェネラル・マネージャであるRiccardo Ferrariは、次の様にコメントしています。
「STは、32LPHプラットフォームの導入により、消費電力とシリコン集積度に
関する極めて困難な課題に対応すると同時に、性能に対する要求の高まりを
サポートする高度に集積化されたASICにより、通信インフラ向けの次世代機器を
実現します。このプラットフォームに対するお客様の強い関心が、STにとって
大きな後押しとなっています。STは既にこのプラットフォームに関する重要な
受注を獲得しています。」
STのSerDes IPであるS12は、主要顧客のラボで実証済みの重要なIPです。S12は
ネットワーク・アプリケーション用ASICの開発に必要不可欠で、ネットワーク機器
設計においてチップ間通信、チップ・モジュール間通信、およびバックプレーン
通信を実現します。
STのテクノロジーR&Dグループ・バイス・プレジデント 兼 中央CAD&設計
ソリューション ジェネラル・マネージャであるPhilippe Magarshackは、次の様に
コメントしています。「STは、通信インフラ市場に、これまでのテクノロジー・
ノードでSTが長年かけて開発に成功したSerDesや内蔵DRAMなどの実績のあるIPと
共に、次世代を予測するASICトップダウン設計方法論を含む32 nmバルク・
シリコン・プロセス技術のフル設計プラットフォームを初めて紹介した半導体
メーカーです。クロル工場（フランス）にあるSTのテクノロジーR&Dセンターは、
低消費電力技術の量産化によるコスト・メリットの提供だけでなく、高い性能が
要求されるネットワーク・アプリケーションに対応した32LPHプラットフォームの
完成を加速させます。また、EDAベンダ各社と協力し、仮想および物理的試作品の
迅速な開発など、予測可能なASICターン･アラウンド時間の利点、32 nmクラスの
タイミング、信号、およびパワー・インテグリティ・サインオフをネットワーク・
ユーザに提供しています。」
STの32LPHプロセス技術を採用した最初のASICは、2011年初旬に試作品が製造され、
2011年後半に量産される予定です。
技術情報
STのネットワーク・アプリケーション用の32LPH（Low-Power High-performance）
設計プラットフォームは、配線効率を高めるために最大10層のメタル層に対応して
います。このプラットフォームは、ISDAアライアンスにより開発された32 nm
High-K Metal Gateプロセスをベースとしていますが、容量が10 Mbit/mm(2)の内蔵
DRAMやTCAM（Ternary Content Address Memory）といったST製の特定用途向けIP
およびデバイスも集積されています。
SerDes（シリアライザ/デシリアライザ）は通常1個のASICに複数（通常200個まで）
内蔵され、以下の部品間のシリアル通信を可能にします。
・同じPCB上のICまたはASIC間（チップ間）
・ASICとリモート機器に接続される光モジュール（チップ・モジュール間）
・ASICと物理インタフェース・モジュール（チップ・モジュール間）
・ASICとシステム・バックプレーン －
バックプレーンは、全てのシステム・カードを実装する機器内部の物理ラック
STの実績のあるSerDesアーキテクチャをベースとするS12 IPマクロは、マクロ
当たり最大8個の送受信（Tx/Rx）チャネル（12.5 Gbit/秒）に拡張することが
できます。また、フリップチップ型BGAパッケージのフットプリント向けに最適な
設計が施されています。S12に続き、最高14 Gbit/秒の送信速度を実現するS14 IPが
間もなく発表される予定です。
また、本プレスリリースは以下のURLでもご覧いただけます。
http://www.st-japan.co.jp/data/press/t3023p.html
STマイクロエレクトロニクスについて
STマイクロエレクトロニクスは、多種多様な電子機器向けに革新的な半導体
ソリューションを提供する世界的な総合半導体メーカーです。STは、高度な技術力
と設計ノウハウ、そして幅広いIP（Intellectual Property）ポートフォリオ、
戦略的パートナーシップ、大規模な製造力を駆使することにより、マルチメディア・
コンバージェンスとパワー・アプリケーションにおいて他社の追随を許さない
リーダーとなることを目指しています。2009年の売上は85.1億ドルでした。
さらに詳しい情報はSTのホームページをご覧ください。
ST日本法人:http://www.st-japan.co.jp
STグループ（英語）:http://www.st.com
◆ お客様お問い合わせ先
〒108-6017 東京都港区港南2-15-1
品川インターシティA棟
STマイクロエレクトロニクス（株）
Computer & Communicationセグメント
TEL：03-5783-8320 FAX：03-5783-8216
エレクトロニクス（NYSE：STM、以下ST）は、ネットワーク・アプリケーション用
の最先端ASIC（特定用途向けIC）の設計・開発に向けた32nm テクノロジー・
プラットフォームが完全に利用可能になったことを発表しました。STの32LPH
（Low-Power High-performance）プロセス技術を導入した新しい32 nm SoC設計
プラットフォームの中核となるのは、32 nmバルク・シリコンで使用可能な
業界初のSerDes（シリアライザ/デシリアライザ）IPです。
200 mm(2)を超える非常に大規模なASIC設計にも対応する32LPHプロセス技術を
採用した新しい32 nm ASIC設計プラットフォームは、高性能、高集積、低消費電力
および機能ブロック当たりのシリコン面積の縮小を今までにない組み合わせで実現
します。このプラットフォームは、エンタープライズ用スイッチ、ルータ、サーバ、
光クロス・コネクトおよび無線インフラなどの高性能アプリケーションで
使用される次世代ネットワークASICの開発を迅速化するために設計されています。
STのグループ・バイス・プレジデント 兼 ネットワーク・ストレージ事業部
ジェネラル・マネージャであるRiccardo Ferrariは、次の様にコメントしています。
「STは、32LPHプラットフォームの導入により、消費電力とシリコン集積度に
関する極めて困難な課題に対応すると同時に、性能に対する要求の高まりを
サポートする高度に集積化されたASICにより、通信インフラ向けの次世代機器を
実現します。このプラットフォームに対するお客様の強い関心が、STにとって
大きな後押しとなっています。STは既にこのプラットフォームに関する重要な
受注を獲得しています。」
STのSerDes IPであるS12は、主要顧客のラボで実証済みの重要なIPです。S12は
ネットワーク・アプリケーション用ASICの開発に必要不可欠で、ネットワーク機器
設計においてチップ間通信、チップ・モジュール間通信、およびバックプレーン
通信を実現します。
STのテクノロジーR&Dグループ・バイス・プレジデント 兼 中央CAD&設計
ソリューション ジェネラル・マネージャであるPhilippe Magarshackは、次の様に
コメントしています。「STは、通信インフラ市場に、これまでのテクノロジー・
ノードでSTが長年かけて開発に成功したSerDesや内蔵DRAMなどの実績のあるIPと
共に、次世代を予測するASICトップダウン設計方法論を含む32 nmバルク・
シリコン・プロセス技術のフル設計プラットフォームを初めて紹介した半導体
メーカーです。クロル工場（フランス）にあるSTのテクノロジーR&Dセンターは、
低消費電力技術の量産化によるコスト・メリットの提供だけでなく、高い性能が
要求されるネットワーク・アプリケーションに対応した32LPHプラットフォームの
完成を加速させます。また、EDAベンダ各社と協力し、仮想および物理的試作品の
迅速な開発など、予測可能なASICターン･アラウンド時間の利点、32 nmクラスの
タイミング、信号、およびパワー・インテグリティ・サインオフをネットワーク・
ユーザに提供しています。」
STの32LPHプロセス技術を採用した最初のASICは、2011年初旬に試作品が製造され、
2011年後半に量産される予定です。
技術情報
STのネットワーク・アプリケーション用の32LPH（Low-Power High-performance）
設計プラットフォームは、配線効率を高めるために最大10層のメタル層に対応して
います。このプラットフォームは、ISDAアライアンスにより開発された32 nm
High-K Metal Gateプロセスをベースとしていますが、容量が10 Mbit/mm(2)の内蔵
DRAMやTCAM（Ternary Content Address Memory）といったST製の特定用途向けIP
およびデバイスも集積されています。
SerDes（シリアライザ/デシリアライザ）は通常1個のASICに複数（通常200個まで）
内蔵され、以下の部品間のシリアル通信を可能にします。
・同じPCB上のICまたはASIC間（チップ間）
・ASICとリモート機器に接続される光モジュール（チップ・モジュール間）
・ASICと物理インタフェース・モジュール（チップ・モジュール間）
・ASICとシステム・バックプレーン －
バックプレーンは、全てのシステム・カードを実装する機器内部の物理ラック
STの実績のあるSerDesアーキテクチャをベースとするS12 IPマクロは、マクロ
当たり最大8個の送受信（Tx/Rx）チャネル（12.5 Gbit/秒）に拡張することが
できます。また、フリップチップ型BGAパッケージのフットプリント向けに最適な
設計が施されています。S12に続き、最高14 Gbit/秒の送信速度を実現するS14 IPが
間もなく発表される予定です。
また、本プレスリリースは以下のURLでもご覧いただけます。
http://www.st-japan.co.jp/data/press/t3023p.html
STマイクロエレクトロニクスについて
STマイクロエレクトロニクスは、多種多様な電子機器向けに革新的な半導体
ソリューションを提供する世界的な総合半導体メーカーです。STは、高度な技術力
と設計ノウハウ、そして幅広いIP（Intellectual Property）ポートフォリオ、
戦略的パートナーシップ、大規模な製造力を駆使することにより、マルチメディア・
コンバージェンスとパワー・アプリケーションにおいて他社の追随を許さない
リーダーとなることを目指しています。2009年の売上は85.1億ドルでした。
さらに詳しい情報はSTのホームページをご覧ください。
ST日本法人:http://www.st-japan.co.jp
STグループ（英語）:http://www.st.com
◆ お客様お問い合わせ先
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品川インターシティA棟
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TEL：03-5783-8320 FAX：03-5783-8216
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