ケイデンス、TSMCとのパートナーシップを拡大し次世代AIシリコン設計を加速

ケイデンスの「Design for AI and AI for Design」戦略を、TSMCのN3、N2、A16、A14プロセスノードへ展開

・目標指向型のPPA、信頼性、生産性最適化を可能にする、エージェント型AIを統合した「エージェント対応（agent-ready）」のデジタルおよびアナログ設計フローを開発

・ケイデンスのTSMC認定デジタル、カスタム／アナログ、3D IC、サインオフ・プラットフォームにより、設計の繰り返しとテープアウトまでの期間を短縮

・TSMCの3nmおよび2nmプロセス技術を用いた設計における強力な顧客導入実績が、両社の協業がもたらす幅広い市場インパクトを裏付け

ケイデンス（本社：米国カリフォルニア州サンノゼ市、Nasdaq：CDNS）は、2026年4月22日（米国時間）にAI主導の半導体イノベーションを加速するため、TSMCとの長年にわたるパートナーシップを拡大することを発表しました。

本提携の拡大により、ケイデンスはIP、サインオフ対応のエンドツーエンド設計基盤、および最先端AIシリコン向けの先端プロセス向けに認定された設計フローを、TSMCのN3、N2、A16™、A14といった各プロセス技術に対応した形で提供します。

両社の協業拡大は、設計技術協調最適化（DTCO）を重視する先端AIおよびHPC設計において、設計イテレーションの削減と相関性の向上を支援し、顧客がより高い確信を持ってシリコン到達までの時間を短縮します。多くの初期顧客および主流企業が、すでにTSMC社の3nmまたは2nm技術で設計を進めており、本協業の市場インパクトを示しています。

■ケイデンスコメント

Chin-Chi Teng（senior vice president and general manager）

「先端ノードにおけるAIシリコンのイノベーションには、SoCからチップレット、3D-ICアーキテクチャに至るまで、設計サイクル全体を網羅するサインオフ対応のアプローチが不可欠です。ケイデンスはTSMCとの協業を通じて、認定フローとシリコン実証済みIPを組み合わせて提供し、設計の複雑化が進む中においてもエンジニアの生産性向上を可能にします。ケイデンスは“エージェント対応”の基盤構築を進めることで『Design for AI and AI for Design』戦略を前進させています。」

■TSMC社コメント

Aveek Sarkar氏（Director of the Ecosystem and Alliance Management Division）

「AIコンピュートワークロードの増大と設計サイクルの短縮により、高度でエネルギー効率の高いシリコン技術、効率化された設計フロー、そしてシリコン検証済みIPへの要求が高まっています。TSMCは、ケイデンスのようなOpen Innovation Platform®（OIP）エコシステムパートナーとの協業を通じて、最新プロセス技術および3DFabric®先端パッケージングソリューションを用いた最先端シリコン設計を、顧客が自信を持って進められるよう力づけ、AI主導のイノベーションに変革の好機を切り開きます。」

シリコン実証済みIPと認定済みエンドツーエンド設計フロー

ケイデンスは、TSMC N2P向けに、DDR5 12.8G MRDIMM、PCIe® 6.0、LPDDR6／5X 14.4G、HBM4E 16G といった豊富なIPポートフォリオを提供しています。Cadence® Artisan®ファウンデーションIPの先端ノード向けポートフォリオは、TSMC N3プロセス技術を用いた量産設計で既に採用されています。

また、ケイデンスは、先端ノードSoCからチップレットおよび3D-IC設計までスケール可能な、認定済みのエンドツーエンドEDAフローを提供しています。

• デジタルレイアウト実装：Innovus™ Implementation System

• カスタム／アナログ実装とシミュレーション：Virtuoso® Studio／Spectre® Simulation Platform

• 熱・電源・電磁解析：Celsius™ Thermal Solver／Voltus™ IC Power Integrity Solution／EMX® Planar 3D Solver

• デジタルサインオフ：Tempus™ Timing and ECO Solution／Quantus™ Extraction Solution／Liberate™ Characterization Portfolio／Pegasus™ Verification System

これらはTSMCのN2およびA16向けに認定済みであり、A14 PDKについても、AI/HPCアプリケーション向けのテープアウト品質結果の早期収束を加速するための協業が進行中です。さらに、Genus Synthesis Solutionもこれらのプロセス技術に対応しています。
また、プリント基板・ICパッケージ設計用の3D電磁界ソルバーClarity™ 3D Solverに関する協業も継続しています。

3D-ICおよびヘテロジニアス統合向けには、Cadence Integrity™ 3D-IC Platformが、スタックドダイ向けのTSMC‑COUPE™リファレンスフローをサポートします。また、Virtuoso Studioのヘテロジニアス統合手法にはシリコンフォトニクス対応が追加されています。Celsiusの熱考慮フローは、VirtuosoによるPIC配置およびEMXによるシグナルインテグリティ解析を含めて有効化されています。さらに、Pegasus Verification Systemによる品質チェックおよび物理検証も、ヘテロジニアスシステム向けに提供されます。

「エージェント対応」インフラストラクチャ

ケイデンスのエージェント型AIは、EDAをツール単体のワークフローから、エージェントが自律的に一連の設計作業を実行する目標指向型へと移行させることで、AI半導体および3D-IC設計の生産性を向上させます。TSMCと協力し、ケイデンスは「エージェント対応」の設計フロー、最適化エンジン、サインオフ基盤を準備しています。これにより、AIシステムがドメイン知識に基づく推論と物理ベース解析を統合し、設計全体にわたってPPAと信頼性のトレードオフを収束させることが可能になります。

 

■NVIDIA社コメント

Tim Costa氏（vice president and general manager of computational engineering）

「次世代AIシリコンの規模と複雑性の増大は、チップ設計サイクルのあらゆる段階において、加速計算とエージェント型AIを統合する新しい設計アプローチを必要とします。ケイデンスとの協業を通じて、NVIDIAは設計チームおよびグローバル半導体エコシステムが性能を最適化し、世界で最も高度なAIアーキテクチャの提供を加速するために不可欠なEDAツールの進化を支援しています。」

Genus Synthesis Solution／Innovus Implementation System／Cadence Cerebrus® Intelligent Chip ExplorerのAIによる設計実装の自動化は、DTCOのためにTSMC NanoFlex™ Pro標準セルアーキテクチャをサポートするよう最適化され、フロアプランや配置段階で速度と電力効率の微調整が可能になります。さらに、フロントエンド配置およびバックエンド配線ルールの改善により、配線前後の結果相関が向上します。また、TSMCのA16 Super Power Railは、電源ネットをチップ背面に配線することで、より高密度かつ高速な設計を実現します。

カスタム設計分野では、ケイデンスはVirtuoso Studioフローにエージェント型AIを組み込み、TSMCプロセス技術向けの回路最適化を実現しています。これには、N2からA14へのアナログ設計マイグレーションフローへの対応も含まれます。

3nmおよび2nmにおける顧客導入の加速

顧客によるTSMCの3nmおよび2nm技術を用いたシリコン設計が順調に進められており、AIおよび高性能計算エコシステム全体で幅広く採用されています。この相互の顧客導入は、認定済み設計フロー、シリコン実証済みIP、サインオフ対応基盤が、次世代AIシリコンの迅速かつ確実な提供を可能にする上で重要であることを示しています。

■Arm社コメント
Eddie Ramirez氏（vice president of go-to-market, Cloud AI Business Unit）

「AIおよびHPCワークロードの拡大に伴い、先端プロセスノードで提供可能な高効率コンピュートプラットフォームへの需要が高まっています。ケイデンスとTSMCのような設計・製造分野のリーディングパートナー間の協業を含むエコシステム全体の連携は、AIおよびHPC向けArmベース次世代インフラの実現において重要な役割を果たします。」

■Positron社コメント
Thomas Sohmers氏（CTO）

「Positronは、トランスフォーマーモデルのワークロードに最適化された、専用設計のAI推論アクセラレータを開発しており、最先端プロセス技術と高速・高帯域接続の両方が不可欠です。TSMCのN3Pプロセスノードに対応したケイデンスのPCIe 6.0 SerDes IPを採用することで、シリコン実証済みの高速インターフェースを安心して統合できます。ケイデンスとTSMCのパートナーシップ、そしてGenus Synthesis SolutionやInnovus Implementation Systemを含むケイデンスのフロントエンド設計ツールにより、第2世代推論アクセラレータの迅速な市場投入に向けて、信頼性が高く予測可能なテープアウトプロセスを実現しました。」

※本プレスリリースは、2026年4月26日に米国で発表されたプレスリリースを日本語に翻訳したものです。内容および解釈については、英語版が正式なものとされます。

ケイデンスについて

ケイデンスはAI分野とデジタルツインのマーケットリーダーであり、シリコンからシステムまでのエンジニアリング設計においてイノベーションを加速させる演算ソフトウェアのアプリケーションのパイオニアです。ケイデンスのIntelligent System Design戦略に基づくケイデンスの設計ソリューションは、ハイパースケールコンピューティング、モバイル通信、自動車、航空宇宙、産業、ライフサイエンス、ロボティクスなど、幅広い市場に対応するチップから電気機械システムまで、世界をリードする半導体およびシステム企業が次世代製品を構築するために不可欠なものです。2024年、ケイデンスはWall Street Journal紙により、世界で最も優れた経営を行っている企業トップ100に選ばれました。ケイデンスのソリューションは無限の可能性を提供します。ケイデンスに関する詳細についてはcadence.comをご参照ください。

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